1、建立时间与保持时间
建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。
2、同步电路和异步电路的区别是是否有一个统一时钟。
3、FPGA芯片内有两种存储器资源：一种叫block ram,另一种是由LUT配置成的内部存储器（也就是分布式ram）。Block ram由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。这里的LUT也就是查找表，本质是ram，现在多为4位输入的ram，当使用时可以通过查找表内数据的方式来实现不同情况下的结构，比如与或非、异或等。 当编写一段代码后，软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可
4、 HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。
5、两种电路：组合逻辑电路和时序逻辑电路，区别是后者的输出与前一个时刻的状态有关。
6：锁存器（latch）和触发器（flip-flop）区别？
电平敏感的存储期间称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
7、时序约束的概念和基本策略
时序约束主要包括周期约束,偏移约束,静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线,使设计达到时序要求。附加时序约束的一般策略是先附加全局约束,然后对快速和慢速例外路径附加专门约束。附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步元件进行分组,对分组附加周期约束,然后对 FPGA 输入输出PAD 附加偏移约束、对全组合逻辑的 PAD TO PAD路径附加约束。附加专门约束时,首先约束分组之间的路径,然后约束快、慢速例外路径和多周期路径,以及其他特殊路径。
8、:附加约束的作用?
1、提高设计的工作频率(减少了逻辑和布线延时);
2、获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准,，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）
3、指定 FPGA的电气标准和引脚位置。
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