VHDL是硬件描述语言，用来描述硬件系统。硬件系统中的电路是由很多元器件构成的，从上电那一时刻起，硬件系统中所有的电路模块（元器件）将会同时开始工作，没有先后顺序。因此，结构体中的所有语句都须是“并行语句”，每个并行语句描述一个电路模块。并行语句之间没有先后顺序，可按任意顺序书写。这就像画电路图，先画哪个电路模块是没有关系的，只要最终画完的硬件系统电路图是正确的就行。
然而，人们描述一个系统的“行为”却是按照“因果”关系来描述的，例如，“因为...所以...”（IF...THEN...）。这种描述方式称之为”行为描述“，描述行为的语句是顺序语句。顺序语句不符合硬件的并行工作状态，因此不能直接置于结构体中。为了遵循结构体中的语句都是并行语句这一语法规则，将一系列顺序语句构成的行为描述看成是一个电路模块，将其包装成一个并行语句——”PROCESS BEGIN....END PROCESS;“，相当于给这段行为描述加了一对”括号“，左括号是PROCESS BEGIN，右括号是END PROCESS。任意两个PROCESS语句之间也是并行关系，书写的先后顺序可以任意，与其他并行语句的书写顺序也可以任意。
你如果对PROCESS（进程）语句一时还无法深入理解的话，就只要记住一点，只要你用顺序语句来描述硬件，就要给顺序语句加上”外包装“——”PROCESS BEGIN....END PROCESS;“。
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